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UVM Senior Verification Engineer (m/f)
Eingestellt von Hays aus Mannheim, Universitätsstadt
Gesuchte Skills: Design, Engineer, Designer
Projektbeschreibung
318829/6
IHRE AUFGABEN:
-Build UVC from scratch
-Familiar with Cadence verification tool chain, including NCSIM, EPlanner, vManager, IMC
-Debug inside a design, helping designer to identify the bug
IHRE QUALIFIKATIONEN:
-Experience with UVM register model
-Experience with UVM SystemVerilog
-Good understanding of coverage driven random methodology
-Good communication skills to work together with designers and concept engineers
-Solid coding skills
-SVA Experience
-Experience on coverage mapping using EPlanner
-Experience with mixed signal design (analog using behavior model) Gatelevel verification experience
-Experience of verifying multi-clock design
WEITERE QUALIFIKATIONEN:
Hardware developer
Projektdetails
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Einsatzort:
Carinthia, Österreich
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Projektbeginn:
asap
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Projektdauer:
12 MM
- Vertragsart:
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Berufserfahrung:
Keine Angabe
Geforderte Qualifikationen
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Kategorie:
Medien/Design, Ingenieurwesen/Technik
Hays
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Straße:
Willy-Brandt-Platz 1-3
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Ort:
68161 Mannheim, Universitätsstadt, Deutschland