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Functional Verification Engineer with System Verilog UVM (m/f)
Eingestellt von Hays aus Mannheim, Universitätsstadt
Gesuchte Skills: Engineer
Projektbeschreibung
277404/3
IHRE AUFGABEN:
-Chiplevel verification
-Mixed signal and digital verification with UVM
IHRE QUALIFIKATIONEN:
-Experience in the semiconductor industry
-Very good knowledge with system Verilog
-Good expertise with UVM
-Experience with mixed signal verification and simulations
-Very good command of English
WEITERE QUALIFIKATIONEN:
Hardware developer
Projektdetails
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Einsatzort:
Bavaria, Deutschland
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Projektbeginn:
asap
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Projektdauer:
3 MM++
- Vertragsart:
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Berufserfahrung:
Keine Angabe
Geforderte Qualifikationen
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Kategorie:
Ingenieurwesen/Technik
Hays
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Straße:
Willy-Brandt-Platz 1-3
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Ort:
68161 Mannheim, Universitätsstadt, Deutschland