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Digital Verification Engineer (m/f)
Eingestellt von Hays aus Mannheim, Universitätsstadt
Gesuchte Skills: Engineer, Design
Projektbeschreibung
309207/6
IHRE AUFGABEN:
-Create module level verification for a key block in the design
-Create and maintain module level verification environment
-Write test-cases
-Create assertions, checkers and coverage reusable for top-level verification
-Sign off the functionality of the block
-Integration testing on top-level
-Map checkers to vplan
IHRE QUALIFIKATIONEN:
-Solid knowledge of SystemVerilog
-Practical knowledge of SystemVerilog assertions
-Detailed experienced in verification planning using Cadence vplanner
-Basic knowledge of regulation loops is a plus
WEITERE QUALIFIKATIONEN:
Hardware developer
Projektdetails
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Einsatzort:
Styria, Österreich
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Projektbeginn:
asap
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Projektdauer:
3 MM
- Vertragsart:
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Berufserfahrung:
Keine Angabe
Geforderte Qualifikationen
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Kategorie:
Medien/Design, Ingenieurwesen/Technik